МТС
2 нед. назад
Senior разработчик ПЛИС (SoC FPGA) [ИРТЕЯ]
От 1 года до 3 летПолный деньМосква9 апреля 2026 г.
Требования
Знание и опыт применения языков HDL/Verilog/SystemVerilog. Опыт работы в IDE Vivado. Опыт моделирования в средах ModelSim, QuestaSim.
Обязанности
Разрабатывать алгоритмы работы цифровых устройств на языках описания аппаратуры VHDL/Verilog/SystemVerilog. Разрабатывать проекты в среде разработки FPGA Vivado.
Откликайтесь автоматически
AFK Offer автоматически откликается на подходящие вакансии с персонализированными сопроводительными письмами. Попробуйте 24 часа бесплатно.
Начать бесплатно