СБЕР
Сегодня
RTL Design Engineer
От 3 до 6 летПолный деньМосква28 апреля 2026 г.
Требования
Опыт разработки цифровых устройств на языках описания аппаратуры Verilog/SystemVerilog/VHDL для FPGA/ASIC от 3 лет. Умение описывать временные...
Обязанности
Разработка RTL IP-блоков вычислительных устройств, в том числе - составление технической спецификации IP, разработка микроархитектуры и RTL на языке SystemVerilog...
Откликайтесь автоматически
AFK Offer автоматически откликается на подходящие вакансии с персонализированными сопроводительными письмами. Попробуйте 24 часа бесплатно.
Начать бесплатно